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《systemverilog验证原书第二版高清版完整版》电子书内容简介
《SystemVerilog验证(测试平台编写指南原书第2版)》可以作为学习SystemVerilog验证语言的初级阶段读物。书中描述了语言的工作原理并且包含了很多例子，
这些例子演示了如何使用面向对象编程(OOP)的方法建立一个基本的、由覆盖率驱动并且受约束的随机分层测试平台。
本书讲解了SystemVerilog语言的工作原理，介绍了类、随机化和功能覆盖率等测试手段和概念，并且在创建测试平台方面提供了很多引导性的建议。本书借助大量的实例说明SystemVerilog的各种验证方法，
以及如何根据实际的应用情况选择最优的方法达到尽可能高的覆盖率。而且，重点演示了如何使用面向对象编程(OOP)的方法建立由覆盖率驱动并且受
约束的基本的随机分层测试平台，此外，还论述了SystemVerilog与C语言的接口技术。
本书可供具有一定Verilog编程基础的电路工程技术人员使用，也可作为高等院校电子类、自动化类、计算机类的学生参考书。
相关内容部分预览
本书特色
SystemVerilog语言的出现只有短短几年的时间，目前市面上关于SystemVerilog语言的中文书籍并不多见，而且大多都是介绍SystemVerilog语言的设计特性。实际上，
SystemVerilog语言除了具有设计特性外，还具有验证及其他诸多方面的特性。“验证”经常被认为是简单的仿真，这当然是一种误解，本书将告诉你其中缘由。
本书主要介绍SystemVerilog语言的验证技术，尤其侧重阐述如何使用受约束的随机测
试来达到令人满意的覆盖率。原著作者克里斯·斯皮尔(ChrisSpear)是一名资深的数字电路工程师，在软件编程方面有很丰富的经验，书中的很多观点和例子就来自于作者平时工作的积累。
本书没有深奥的理论，叙述上深人浅出。而且由于作者同时也精通C++、Verilog和Vera等编程语言，所以书中对于SystemVerilog与这些语言之间的差别以及易混淆的地方交代得十分清楚，特别适合SystemVerilog的初学者阅读。
本书的翻译过程颇为波折，前后总共持续了一年多的时间。当我们在2008年初开始着手翻译工作时，使用的还是本书的第一版。但翻译工作进行到将近一半时，获悉本书的第二版即将发行，
于是转为等待翻译第二版。第二版除了章节内容上有所增补以外，原有章节的很多字句也有所改动，只得重新翻译、校对。
本书的目标读者
如果你要创建测试平台，那么本书可以提供必要的内容。如果你只用过Verilog或VHDL编写测试而现在想学SystemVerilog语言，那么本书可以教会你使用新的语言特
性。Vera和Specman的用户可以学到如何把一种语言同时用在设计和验证上。如果你读过SystemVerilog的语言参考手册(LRM)，就会发现它里面塞满了各种语法，但却没有任何关于结构选择方面的引导。
我像很多客户一样，在以前的职业生涯中，一直都使用C和Verilog这样的语言来编
写测试，所以当面向对象编程(OOP)语言出现以后，就必须一切都从头学起。几乎所有典型的错误我都碰到过，所以我把它们都写下来，这样你就不会再犯同样的错误了。
在读本书之前，你应该能熟练地使用Verilog-1995。而有关Verilog-2001、SystemVerilog设计结构和SystemVerilog断言的知识则不是必须的。
第二版新增的内容
相比于2006年出版的第一版，《SystemVerilog验证》的这个新版本有很多改进。
·SystemVerilog语言参考手册(LRM)2008年新版本中有很多大大小小的变化。本书尽量把相关的最新信息囊括进来。
·很多读者向我询问过关于SystemVerilog概念上进一步的细节。我把几乎所有的这些交流都集成到本书的扩展解释或代码样例中。从第2章开始，几乎每一张图片和每一个例子都是重新编写、
修改或者调整过的。在最初的10章里，增加了50多页的新内容和70多个新例子。总共算起来，新版本比旧版本大概增加了1/3的篇幅。
·有读者希望看到更多的样例，尤其是大型的样例。为了顺应这种要求，新版本在第4章的末尾增加了一个定向测试平台，在第11章中增加了一个完整的受约束的随机测试平台。
创建 System Verilog 的原因
在1990年末，Verilog硬件描述语言(HDL)成为描述硬件仿真和综合方面应用最广
泛的语言。但是，被IEEE定为标准的最初两个版本(1364-1995和1364-2001)中只有一些简单的结构可以用于创建测试。它们的验证能力无法满足设计规模的增长，所以后来出现了商用的硬件验证语言(HVL)，
例如OpenVera和e语言。那些不愿意购买商用验证工具的公司只能花费大量人力去创建自己的定制工具。
这场生产能力上的危机(连同设计上出现的类似问题)催生了Accellera，它是一个由公司和用户共同组建的联盟，旨在创建下一代的Verilog。来自OpenVera语言的捐赠构成了SystemVerilog作为HVL的基础。
Accellera的目标最终于2005年11月达成，IEEE采纳了SystemVerilog作为标准，标准号为P1800-2005。
本书概要
SystemVerilog语言包含了设计、验证、断言和其他方面的很多特性。本书的内容主要
集中在用于验证设计的结构上。使用SystemVerilog可以有很多种解决问题的途径。本书解释了各种解决方案之间的折中。
第1章验证导论，列出了各种验证技术，可作为学习和使用SystemVerilog语言的基础。这些引导性的建议强调了在分层测试平台环境下由覆盖率驱动的随机测试。
第2章数据类型，涵盖了新的SystemVerilog数据类型，如数组、结构、枚举类型和压缩变量。
第3章过程语句和子程序，展示了新的过程语句以及在任务和函数上的一些改进。
第4章连接设计和测试平台，展示了新的SystemVerilog验证结构，例如程序块、接口和时钟块，以及如何使用它们来建立测试平台并且把测试平台连接到待测设计上。
第5章面向对象编程基础，介绍了面向对象编程，解释了如何创建类、构造对象以及使用句柄。
第6章随机化，展示了如何使用SystemVerilog中受约束的随机激励产生机制，包括很多技术和样例。
第7章线程以及线程间的通信，展示了如何在测试平台中创建多线程，并且使用线程间的通信机制来实现线程间的数据交换以及它们的同步。
第8章面向对象编程的高级技巧指南，展示了如何使用面向对象编程来建立分层测试平台，以使得测试平台构件能被所有的测试所共享。
第9章功能覆盖率，解释了不同类型的覆盖率以及如何使用功能覆盖率来衡量验证计划的进展。
第10章高级接口，展示了如何使用虚接口来简化测试平台代码、连接多个设计配置，以及使用过程代码创建接口以使得你的测试平台和设计可以在一个更高的抽象层次上工作。
第11章完整的SystemVerilog测试平台，展示了在第8章的引导下创建的一个受约束的随机测试平台。用几个测试的例子来说明如何在不修改原来代码的情况下扩展测试平台的行为，当然这些做法都带有引人新漏洞的风险。
第12章SystemVerilog与C语言的接口，描述了如何使用直接编程接口把C或C++
代码与 SystemVerilog 连接起来。
system verilog验证原书第二版高清版
本书讲解了SystemVerilog语言的工作原理，介绍了类、随机化和功能覆盖率等测试手段和概念，并且在创建测试平台方面提供了很多引导性的建议，可供具有一定Verilog编程基础的电路工程技术人员使用，也可作为高等院校电子类、自动化类、计算机类的学生参考书
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